【導(dǎo)讀】我們在設(shè)計電路的時候經(jīng)常會出現(xiàn)各種各樣的問題，這些問題或多或少的對我們的工作都構(gòu)成了一定的影響。今天小編把一些設(shè)計電路時常見的問題進(jìn)行了盤點，相信對小伙伴們很有幫助~
現(xiàn)象一：這板子的PCB設(shè)計要求不高,就用細(xì)一點的線,自動布吧
點評：自動布線必然要占用更大的PCB面積,同時產(chǎn)生比手動布線好多倍的過孔,在批量很大的產(chǎn)品中,PCB廠家降價所考慮的因素除了商務(wù)因素外,就是線寬和過孔數(shù)量,它們分別影響到PCB的成品率和鉆頭的消耗數(shù)量,節(jié)約了供應(yīng)商的成本,也就給降價找到了理由。
現(xiàn)象二：這些總線信號都用電阻拉一下,感覺放心些。
點評：信號需要上下拉的原因很多,但也不是個個都要拉。上下拉電阻拉一個單純的輸入信號,電流也就幾十微安以下,但拉一個被驅(qū)動了的信號,其電流將達(dá)毫安級,現(xiàn)在的系統(tǒng)常常是地址數(shù)據(jù)各32位,可能還有244/245隔離后的總線及其它信號,幾瓦的功耗就耗在這些電阻上了。
現(xiàn)象三：CPU和FPGA的這些不用的I/O口怎么處理？先讓它空著吧,以后再說。
點評：不用的I/O口如果懸空的話,受外界的一點點干擾就可能成為反復(fù)振蕩的輸入信號了,而MOS器件的功耗基本取決于門電路的翻轉(zhuǎn)次數(shù)。如果把它上拉的話,每個引腳也會有微安級的電流,所以最好的辦法是設(shè)成輸出（當(dāng)然外面不能接其它有驅(qū)動的信號）
現(xiàn)象四：這款FPGA還剩這么多門用不完,可盡情發(fā)揮吧
點評：FPGA的功耗與被使用的觸發(fā)器數(shù)量及其翻轉(zhuǎn)次數(shù)成正比,所以同一型號的FPGA在不同電路不同時刻的功耗可能相差100倍。盡量減少高速翻越的觸發(fā)器數(shù)量是降低FPGA功耗的根本方法。
現(xiàn)象五：這些小芯片的功耗都很低,不用考慮
點評：對于內(nèi)部不太復(fù)雜的芯片功耗是很難確定的,它主要由引腳上的電流確定,
現(xiàn)象六：既然是數(shù)字信號,邊沿當(dāng)然是越陡越好
點評：邊沿越陡,其頻譜范圍就越寬,高頻部分的能量就越大;頻率越高的信號就越容易輻射（如微波電臺可做成手機(jī),而長波電臺很多國有都做不出來）,也就越容易干擾別的信號,而自身在導(dǎo)線上的傳輸質(zhì)量卻變得越差,因此能用低速芯片的盡量使用低速芯片。
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