【導讀】當斷電和關斷兩個概念或者現象區(qū)分不清時，如何去判斷？關斷模式下，會保留存儲器內容，啟動時間更短，漏電流超低。但是斷電模式下，什么都不復存在。切斷電源降低漏電流的做法是否可取？關斷模式有什么深層次的要求？
誘惑與風險
現代系統(tǒng)包含豐富的特性，這是通過多層次的復雜設計實現的，常常涉及到不止一個芯片。 功耗是很多應用都關心的，諸如便攜式醫(yī)療設備，因此這些芯片常常包含一種或多種關斷模式。 這些模式提供存儲器內容保留、外設使用和快速開啟等特性，而消耗的電源電流非常少。 另一種方法是完全關斷電源。 這會完全切斷芯片的電源，不允許任何電流進入電源引腳。 雖然能夠降低功耗，但這種方法存在一些嚴重的副作用。
考慮一個包括多個芯片的復雜系統(tǒng)，這些芯片通過多路復用總線相連。 如果該系統(tǒng)設計用于功耗受限的應用，簡單地切斷未在使用的芯片電源似乎有利可圖，尤其是在不需要關斷模式提供的其他特性的時候。 切斷電源可降低漏電流，但沒有電源時，引腳對輸入信號可能起到低阻抗節(jié)點的作用，導致不可預測的操作和潛在的系統(tǒng)級威脅。 雖然斷電選項可能很誘人，但關斷模式對復雜系統(tǒng)有著根本上的好處： 它使各芯片處于已知的、希望的狀態(tài)，即使芯片在低功耗與高性能模式之間循環(huán)，也能維持安全可靠的操作。 詳細情況可通過考察一個I/O節(jié)點來了解。
簡單示例
圖1中的引腳連接到一個復用節(jié)點，其操作由一個經驗證的系統(tǒng)架構設定。 作為I/O引腳，它同時擁有輸入和輸出功能。
圖1. 簡化的I/O電路
不考慮功率開關所用器件的問題，斷開此芯片的電源（假設不需要任何芯片操作）將導致圖2所示的情況，芯片內核到處都是未知狀態(tài)。 在最壞情況下，浮置柵極輸出器件（MOUT, p和MOUT, n）可能會在休眠時暴露于意想不到的外部電壓下。 對于本例所示的CMOS I/O，這可能產生一個經由NMOS漏極連接的對地低阻抗連接（紅色亮顯）。 高電流將導致前一級的驅動能力透支，從而損害芯片中的MOS電路，甚至芯片本身。 即使未損害系統(tǒng)，其性能也會降低。
圖2. 斷電模式下的I/O電路。 注意內部柵極處于未知狀態(tài)。
[page] 關斷模式
關斷模式為芯片提供額外的一重保護，可防范上述意外工作狀況。 實現方式會因不同的模式、產品系列和供應商而異，但重點是在芯片內核休眠時提供安全的I/O邊界，維持已知的、可信賴的低功耗狀態(tài)。 好處是系統(tǒng)器件之間的I/O操作（例如通過系統(tǒng)級多路復用總線）不會威脅到休眠中的器件。 一個實現方案是在低功耗模式下將I/O引腳置于高阻態(tài)，使連接到邊界引腳的內部節(jié)點處于已精確定義的狀態(tài)。
圖3顯示了一個簡化的實現方案。 信號對內部電路無影響，從根本上保證其安全。 其他實現方案（例如淺休眠模式）也可以讓I/O外設保持上電，同時確保在關斷模式期間芯片外設與內核之間的操作得到驗證。 這使得芯片在保持低功耗的同時，能夠處理激活狀態(tài)下的使用情形。 此外，該系統(tǒng)降低了功率開關的成本；如若不然，將需要使用一個很大的低電阻器件，其漏電流和導通狀態(tài)功耗均會相當大。
圖3. 關斷模式下的I/O電路。 注意所有內部節(jié)點都已精確定義。
關斷模式因芯片和供應商而異，因此，“淺休眠模式”之類名稱的含義并不總是相同。 有些支持保留存儲器內容，有些則提供更多的中斷數或其他類似特性。 與完全斷電相比，這些模式的一個突出優(yōu)勢是可以縮短系統(tǒng)響應時間。 有些電路提供單獨的I/O電源和內核電源。 這種分離的一個優(yōu)點是，電路板設計人員可以切斷內核電源以降低漏電流，而I/O則保持上電。 強烈建議一定要從產品數據手冊獲得準確的詳細信息，確保所需的特性和保護方法受到產品的支持。
尺寸不斷縮小的影響
作為器件尺寸縮小的自然后果，現代IC工藝技術提供更高密度的封裝，使得關斷模式的優(yōu)化使用越來越重要。 不過，這也降低了器件的壓力處理能力。 例如，28nm器件的柵極氧化物就比相應的180nm器件要薄。 這樣，斷電模式下柵極電壓所施加的壓力更有可能損壞較小的器件。 此外，布局相關的參數也可能導致尺寸較小的器件發(fā)生災難性故障。
所有這些影響使得關斷模式對現代器件越來越有吸引力。 現代芯片充盈著各種特性，包括成百上千萬的元件；如果保持開啟，每個器件都可能產生漏電流。 優(yōu)化特性使用并關斷芯片中不使用的部分，可以消除其中的大部分漏電流。 然而用戶應該確保供應商明確支持這些模式，而不要試圖自行開發(fā)關斷功能。
更多情形
關于關斷的完整拼圖還缺幾片。 如果同時切斷接地連接（這將形成另一條低阻抗路徑）會怎樣？ 這與直接驅動I/O引腳而不使能電源的ESD情況相似，如果信號足夠強，可能會觸發(fā)ESD保護結構，導致高電流流經其他相連的I/O引腳，產生假上電情況。 更有可能的情況是信號稍弱一點，但仍然強到足以通過一條路徑（如I/O箝位）抵達電源。 信號可能無法觸發(fā)電源箝位，但會在電源上引起意想不到的虛電壓，從而造成未知工作狀態(tài)，具體情形取決于芯片的拓撲結構。 任一情況下，如果電路狀態(tài)持續(xù)如此，則芯片可能受損，除非前一級已經停止供應高電流。 如果信號強度不足以觸發(fā)I/O箝位，它仍可能會對所遇到的第一個晶體管施壓，長時間操作后可能會損壞該晶體管。
如果斷開電源并拉低電源輸入呢？ 這種情況下，芯片無浮動電源，不可能觸發(fā)任何ESD結構，但PMOS漏極電壓可能高于主體電壓，使漏極-主體二極管正偏。 這樣，來自前一級的電流將經過PMOS器件流至地，直至器件燒毀、前一級停止提供電流或設計人員注意到報警。
結語
關斷模式使得系統(tǒng)級響應更快速、更安全，因而是不可缺少的特性，尤其是在考察復雜系統(tǒng)中的完整信號鏈時。 如果器件之間的交互很有限，或者系統(tǒng)整體很簡單，足以確保不會出現復雜情況，則可以考慮完全切斷電源。
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